HOME > Presentation > Detail2nm以細技術ノードに向けたhigh-k/メタルゲートスタックのCETスケーリング:展望と課題(Further Scaling of the Capacitance Equivalent Thickness (CET) In High-k/Metal Gate Stacks Toward the 2nm Technology Node and Beyond: Prospects and Challenges)森田 行則, 川那子 高暢, 神岡 武文, 三谷 祐一郎, 生田目 俊秀, 女屋 崇, 深田 直樹, ジェバスワン ウイパコーン, 塚越 一仁, 星井 拓也, トープラサートポン カシディット, 田村 敦史, 喜多 浩之, 岡田 直也, 間部 謙三, 水林 亘, 太田 裕之, 松川 貴, 右田 真司. シリコン材料・デバイス研究専門委員会(Silicon Devices and Materials: SDM). August 04, 2026-August 06, 2026. InvitedNIMS author(s)NABATAME, ToshihideONAYA, TakashiFUKATA, NaokiJEVASUWAN, WipakornTSUKAGOSHI, KazuhitoFulltext and dataset(s) on Materials Data Repository (MDR)Created at: 2026-08-07 03:08:12 +0900 Updated at: 2026-08-07 03:08:12 +0900